1. 依據(jù)UVM方法學(xué)完成testbench的構(gòu)建，承擔(dān)數(shù)字IP模塊及子系統(tǒng)級驗(yàn)證環(huán)境的開發(fā)與實(shí)現(xiàn)；
2. 承擔(dān)測試激勵的設(shè)計(jì)與生成，并開展覆蓋率驅(qū)動的驗(yàn)證分析；
3. 參與驗(yàn)證平臺架構(gòu)的持續(xù)優(yōu)化，負(fù)責(zé)驗(yàn)證流程的開發(fā)與日常維護(hù)。

任職條件
1. 熟練掌握System Verilog等主流驗(yàn)證語言；
2. 掌握UVM驗(yàn)證方法學(xué)，具備實(shí)際UVM環(huán)境搭建經(jīng)歷；
3. 理解芯片完整驗(yàn)證流程，涵蓋測試規(guī)劃、用例執(zhí)行及覆蓋率建模等環(huán)節(jié)；
4. 熟悉常用腳本工具（如Python、Perl、TCL）；
5. 態(tài)度積極，責(zé)任心強(qiáng)，具備良好的協(xié)作溝通能力。

具備以下一項(xiàng)或多項(xiàng)經(jīng)驗(yàn)者優(yōu)先考慮：
- RISCV/ARM CPU IP/DMA/系統(tǒng)級驗(yàn)證背景；
- Chiplet/UCIE相關(guān)驗(yàn)證實(shí)踐；
- DDR接口驗(yàn)證經(jīng)歷；
- SMMU模塊驗(yàn)證經(jīng)驗(yàn)；
- CHI/一致性總線協(xié)議驗(yàn)證能力；
- Formal驗(yàn)證工具使用經(jīng)驗(yàn)。