崗位職責(zé):
一、SerDes/IP驗(yàn)證架構(gòu)設(shè)計(jì)
1) 負(fù)責(zé)高速SerDes(如PCle/USB/DDR/以太網(wǎng)等)數(shù)字模塊的驗(yàn)證策略制定，搭建基于UVM的模塊級(jí)/系統(tǒng)級(jí)驗(yàn)證環(huán)境。
2) 開發(fā)可重用的驗(yàn)證組件(VIP)、斷言(Assertion)及覆蓋率模型，實(shí)現(xiàn)驗(yàn)證自動(dòng)化。
二、RTL功能驗(yàn)證
1) 執(zhí)行定向測(cè)試和隨機(jī)約束測(cè)試，覆蓋SerDes關(guān)鍵功能(如均衡器、時(shí)鐘數(shù)據(jù)恢復(fù)CDR、編解碼等)。
2) 分析時(shí)序收斂、功耗與性能相關(guān)的數(shù)字邏輯問題，協(xié)同設(shè)計(jì)團(tuán)隊(duì)優(yōu)化RTL。
三、混合信號(hào)協(xié)同驗(yàn)證
1) 配合模擬團(tuán)隊(duì)完成數(shù)模混合仿真(Mixed-SignalSimulation)，驗(yàn)證SerDes整體功能與性能指標(biāo)。
2) 支持芯片級(jí)驗(yàn)證，參與硅后調(diào)試與問題根因分析。
四、技術(shù)文檔與流程優(yōu)化
1) 編寫驗(yàn)證計(jì)劃、測(cè)試報(bào)告及技術(shù)文檔，主導(dǎo)驗(yàn)證評(píng)審。
2) 探索先進(jìn)驗(yàn)證方法學(xué)(如FormalVerification)，提升驗(yàn)證效率與覆蓋率。

任職要求:
一、專業(yè)技能
1) 4年以上數(shù)字驗(yàn)證經(jīng)驗(yàn)，精通UVM/SystemVerilog，有SerDes、高速接口IP(如PCle5.0/6.0、112GPAM4)驗(yàn)證經(jīng)驗(yàn)者優(yōu)先。
2) 熟悉SerDes數(shù)字信號(hào)處理算法(如DFE/FFE均衡、時(shí)鐘恢復(fù))及通信協(xié)議(IEEEJEDEC標(biāo)準(zhǔn))。
3) 掌握混合信號(hào)驗(yàn)證流程(如VCS-AMS、Verilog-AMS)，了解SPICE仿真基礎(chǔ)。
4) 熟練使用Verilog/VHDL、Python/Perl/Tcl等腳本語言。
二、工具與平臺(tái)
1) 熟練使用VCS/Xcelium、Verdi、Questa等EDA工具，熟悉Coverage-Driven驗(yàn)證方法。
2) 有FPGA原型驗(yàn)證或Emulation(如Palladium/Zebu)經(jīng)驗(yàn)者加分。

三、軟性要求
1) 良好的英文文獻(xiàn)閱讀能力，能獨(dú)立分析技術(shù)需求。
2) 團(tuán)隊(duì)協(xié)作意識(shí)強(qiáng)，適應(yīng)跨職能(設(shè)計(jì)/測(cè)試/應(yīng)用)溝通。三、加分項(xiàng)
1) 熟悉DDR/LPDDR、MIPI等接口協(xié)議或相關(guān)IP驗(yàn)證經(jīng)驗(yàn)。2)有tape-out成功經(jīng)驗(yàn)或高速SerDes(56Gbps)項(xiàng)目經(jīng)歷。