我們正在尋找一位專注于高速發(fā)射端（TX）模擬電路設(shè)計(jì)的工程師。您將致力于先進(jìn)工藝節(jié)點(diǎn)下 DataRate 超過(guò) 16Gbps 的高速 SerDes 或并行接口 TX 核心電路的設(shè)計(jì)、開(kāi)發(fā)和驗(yàn)證，以滿足下一代高性能計(jì)算與通信芯片的需求。

崗位職責(zé)：
1.負(fù)責(zé)高速TX模塊（如驅(qū)動(dòng)器、預(yù)加重電路、均衡器、時(shí)鐘數(shù)據(jù)恢復(fù)單元等）的架構(gòu)設(shè)計(jì)、電路實(shí)現(xiàn)與仿真優(yōu)化。
2.協(xié)同布局團(tuán)隊(duì)完成版圖設(shè)計(jì)，確保電路性能、匹配性與抗干擾能力達(dá)到設(shè)計(jì)要求。
3.參與芯片測(cè)試規(guī)劃、調(diào)試與性能驗(yàn)證，解決TX方向相關(guān)的信號(hào)完整性與功耗問(wèn)題。
4.編寫設(shè)計(jì)文檔，并支持系統(tǒng)團(tuán)隊(duì)完成整體集成與驗(yàn)證。

任職要求：
1.碩士及以上學(xué)歷，微電子/電子工程相關(guān)專業(yè)。
2.具有3年以上高速SerDes或高速接口TX方向模擬電路設(shè)計(jì)經(jīng)驗(yàn)。
3.具備DataRate > 16Gbps電路（如PCIe, DDR, SerDes）的實(shí)際流片與驗(yàn)證經(jīng)歷。
4.熟悉FinFET等先進(jìn)工藝，掌握設(shè)計(jì)工具（Cadence Virtuoso, Spectre, HSPICE等）。
5.深入理解高速電路設(shè)計(jì)挑戰(zhàn)（如阻抗匹配、抖動(dòng)、功耗-性能折衷）。

具備以下經(jīng)驗(yàn)者優(yōu)先考慮：
1.有PAM4/Multi-tap FIR設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先。
2.熟悉信道損耗分析與仿真方法（如IBIS-AMI, Matlab/Python建模）。
3.具備硅后測(cè)試與調(diào)試經(jīng)驗(yàn)，能分析眼圖、抖動(dòng)等關(guān)鍵指標(biāo)。

崗位福利：
1.薪資范圍3-6萬(wàn)，具體根據(jù)資深程度面議。
2.按規(guī)定繳納五險(xiǎn)一金，享受國(guó)家法定節(jié)假日、婚假和產(chǎn)假、餐飲/交通補(bǔ)貼、節(jié)日福利等。
工作地點(diǎn)：
深圳/廣州/上海/西安, 根據(jù)個(gè)人情況選擇。