定義并搭建基于 UVM 的驗(yàn)證平臺，開展針對數(shù)字與混合信號產(chǎn)品的驗(yàn)證工作
? 制定驗(yàn)證方案以覆蓋產(chǎn)品規(guī)格書中的各項(xiàng)功能需求
? 協(xié)助生成用于模塊級和全芯片級仿真的測試激勵(lì)
? 運(yùn)用邏輯仿真工具完成模塊級及全芯片門級仿真的運(yùn)行、結(jié)果分析與問題調(diào)試
? 在原型驗(yàn)證階段協(xié)助進(jìn)行芯片樣片的調(diào)試與問題定位
? 掌握 I/O 時(shí)序規(guī)范，能夠準(zhǔn)確完成時(shí)序參數(shù)的驗(yàn)證

優(yōu)先考慮的條件
? 具備 Verilog/System Verilog 編程實(shí)踐經(jīng)驗(yàn)
? 熟悉 UVM 驗(yàn)證方法學(xué)，具備較強(qiáng)的學(xué)習(xí)意愿
? 期望運(yùn)用 UVM 框架獨(dú)立構(gòu)建數(shù)字驗(yàn)證環(huán)境
? 接觸過 System Verilog 斷言（SVA）者更佳
? 可讀懂 RTL 層面的設(shè)計(jì)實(shí)現(xiàn)
? 具備良好的團(tuán)隊(duì)協(xié)作能力，能在緊湊的項(xiàng)目周期中高效推進(jìn)任務(wù)
? 具有出色的書面與口頭表達(dá)能力
? 主動積極，做事條理清晰，自我驅(qū)動性強(qiáng)