工作職責(zé)
1. 負責(zé)常規(guī)存儲單元的電路設(shè)計，包括Xdec、Ydec、HV電路、電荷泵、電平移位器及靈敏放大器等模塊；
2. 承擔(dān)整體芯片電路圖的整合與集成工作；
3. 基于數(shù)字（Verilog）或類spice仿真工具（Finesim, XA），構(gòu)建并實施模塊級與全芯片級的驗證環(huán)境；
4. 在版圖參數(shù)提取完成后，在Verilog或近似spice環(huán)境中進行網(wǎng)表級仿真；
5. 協(xié)助生成用于模塊級和全芯片仿真的各類測試激勵向量；
6. 掌握I/O時序規(guī)范，完成時序參數(shù)的穩(wěn)定性驗證；
7. 開展工藝角仿真分析，提出優(yōu)化方案以降低敏感度并提升性能表現(xiàn)；
8. 在工程樣片階段配合開展芯片調(diào)試支持工作；
9. 參與版本迭代管理及流片相關(guān)流程的推進。

工作技能
1. 具備存儲類產(chǎn)品開發(fā)經(jīng)驗，有非易失性存儲背景者更佳；
2. 熟悉Verilog/System Verilog語言及RTL設(shè)計流程；
3. 熟練操作芯片級Spice類仿真平臺，如Finesim、Hsim、XA等工具；
4. 掌握腳本語言為加分項（Tcl, Perl, Python）；
5. 具備積極主動的工作態(tài)度，富有創(chuàng)新意識，擁有良好的溝通協(xié)作能力；
6. 具備較強的故障分析與問題解決能力；
7. 自我驅(qū)動性強，能夠獨立推進任務(wù)進展