模擬版圖設(shè)計(jì)工程師
1.5-3萬元/月崗位職責(zé):
1、承擔(dān)模擬/混合信號芯片的后端物理實(shí)現(xiàn),涵蓋布局規(guī)劃、布線調(diào)優(yōu)、時(shí)序收斂以及物理驗(yàn)證(DRC/LVS)等工作;
2、在FinFET工藝平臺(如16nm/7nm等先進(jìn)制程)上完成模塊或整體芯片的后端設(shè)計(jì),有效應(yīng)對信號完整性、功耗管理及寄生參數(shù)等關(guān)鍵技術(shù)難題;
3、與前端設(shè)計(jì)團(tuán)隊(duì)協(xié)同推進(jìn)電路架構(gòu)優(yōu)化,保障設(shè)計(jì)達(dá)成時(shí)序、面積與功耗(PPA)目標(biāo);
4、撰寫相關(guān)技術(shù)文檔,支撐流片前后的問題定位、分析與調(diào)試工作;
5、參與先進(jìn)工藝節(jié)點(diǎn)的設(shè)計(jì)規(guī)則對接及后端流程持續(xù)改進(jìn)。
學(xué)歷: 本科及以上學(xué)歷,微電子、電子工程、集成電路等相關(guān)專業(yè);
經(jīng)驗(yàn): 具備約3年模擬后端設(shè)計(jì)工作經(jīng)驗(yàn),完整參與過至少1個(gè)基于FinFET工藝項(xiàng)目的流片全過程;
技能:
1、熟練使用Cadence/Synopsys等主流后端工具鏈;
2、掌握時(shí)序分析、功耗評估相關(guān)工具的應(yīng)用;
3、理解FinFET工藝特點(diǎn)及其在物理設(shè)計(jì)中的挑戰(zhàn);
具備基本腳本開發(fā)能力(Tcl/Python/Perl),用于提升設(shè)計(jì)流程效率;
具備良好的溝通協(xié)作意識,能適應(yīng)項(xiàng)目緊張節(jié)奏。
加分項(xiàng):
具有SerDes、PLL、ADC/DAC等模塊的后端設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先考慮;