崗位職責(zé)：
1、負責(zé)模擬/混合信號芯片（如ADC/DAC/PLL/LDO/SerDes等）的版圖布局、整體規(guī)劃及物理實現(xiàn)；
2、依據(jù)電路設(shè)計工程師的需求，完成高精度匹配、對稱結(jié)構(gòu)、抗干擾設(shè)計及ESD保護等關(guān)鍵版圖實現(xiàn)；
3、開展DRC/LVS/ERC等物理驗證工作，并進行后仿真所需的寄生參數(shù)提?。≒EX），確保設(shè)計滿足工藝規(guī)范與電路性能指標(biāo)；
4、持續(xù)優(yōu)化版圖尺寸、功耗表現(xiàn)及信號質(zhì)量，有效抑制寄生效應(yīng)；
5、與電路設(shè)計團隊高效協(xié)同，識別并解決與版圖相關(guān)的性能限制和潛在風(fēng)險；

任職要求：
1、微電子、電子工程、集成電路設(shè)計等相關(guān)專業(yè)本科及以上學(xué)歷；
2、具備2年以上相關(guān)經(jīng)驗，社會招聘人員有成功流片項目經(jīng)歷者優(yōu)先考慮；
3、掌握CMOS/BiCMOS等半導(dǎo)體制造工藝及設(shè)計規(guī)則，熟悉FinFET、28nm/40nm等先進節(jié)點要求；
4、熟練使用主流EDA工具，包括但不限于Cadence Virtuoso版圖設(shè)計平臺、Calibre（DRC/LVS/ERC）或Pegasus物理驗證工具、StarRC/Quantus寄生提取工具；
5、精通匹配布局、屏蔽隔離、阱隔離、電流路徑優(yōu)化等關(guān)鍵版圖技術(shù)；
6、具有Latch-up防護與ESD保護電路設(shè)計實踐經(jīng)驗；
7、綜合素質(zhì)：具備較強的學(xué)習(xí)能力，樂于面對技術(shù)挑戰(zhàn)，擁有良好的溝通協(xié)作、問題解決能力及責(zé)任意識。

我們提供：
1、具有行業(yè)競爭力的薪酬體系，15薪，六險一金，多重獎金激勵，彈性工作時間
2、針對職場新人，配備業(yè)內(nèi)公認(rèn)的技術(shù)專家進行一對一指導(dǎo)培養(yǎng)
3、加入高水平研發(fā)團隊，深度參與前沿科技項目開發(fā)
4、營造友好、積極、以人為本的工作環(huán)境與管理風(fēng)格
5、身處高成長性領(lǐng)域，享有廣闊的職業(yè)發(fā)展空間